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verilog hdl 中case() casez() casex（）有什么区别呢？

2025-03-25 08:09:01

推荐回答（3个）

回答1：

verilog HDL针对电路的特性提供了case语句的其他两种形式，即casez和casex，这可以用来处理比较过程中不必考虑是情况。其中casez语句用来处理不必考虑高阻z的比较过程，casex语句则将高阻值和不定值都视为不必关心的情况。所谓不必关心的情况，就是在表达式进行比较时，不将该位的状态考虑在内。还不明白的话，看一下他们的真值表就清楚了

回答2：

casez,和casex是指除了正常的0,1电平外还包含高阻态(Z)和不确定信号(X)两种情况.
只能写测试程序用,实际的电路是综合不出来的.

回答3：

casez语句用来处理不考虑高阻态z的比较过程
casex语句用来处理不考虑高阻值和不定值的情况