VHDL语言,如何定义二维数组,急!!

2025-03-22 10:02:23
推荐回答(2个)
回答1:

可以这样定义3×2的二维数组:
type TableName is array (2 downto 0,1 downto 0) of STD_LOGIC;
应用时:
constant table:TableName:=
(
('0','1'),
('0','1'),
('0','1')
) ;

回答2:

不太清楚,只是一般应该是这样定义的:
type lie is array(15 downto 0) of std_logic_vector(31 downto 0);
signal a:lie;

d<=a(0)(27);

表示有16个32位数;